Material da Disciplina:
- Aula01 Introdução
- Introdução a System_Verilog_Design
- Desenvolvimento CPU Parte 1 Aula_Desenvolvimento_cpu. Entrega r dia 11/05/2014
- Desenvolvimento CPU Parte 2 Aula_Desenvolvimento_cpu2. Entregar no dia 21 de Maio.
- Desenvolvimento CPU Parte 3 Aula_Desenvolvimento_cpu3. Entregar no dia 11 de Junho.
- Desenvolvimento CPU Parte 4 material_final. Entregar no dia 11 de Junho.
- Pipeline: Aula pipeline
- Pipeline Avançado: pipeline avancado
- Multiprocessadores com memória https://payforessay.net/
compartilhada: multiproc memo compartilhada prova 3
- Multicomputadores: multicomputadores prova 3
Material Extra
- Exemplo SystemVerilog Registrador lab1_reg
- Testbench MUX e Contador Testbench mux_counter_tb
- Material complementar e Exercícios sociology coursework para entregar no dia 14/05/2014 Aula4_material_complementar
- ULA_ TEST alu_test_m
- CPU_parte2
- CPU_parte_3 Aula8
- Listas de Exercícios sobre pipeline samedayessay para entregar no dia 04/08/2014: Listas 20141
- Lista de Exercício de sala com respostas:exercicios pipeline respostas
- Slides sobre protocolo Snooping (Memória Única): coerencia-cache-bus (FONTE: Slides Edna Natividade – UFPE) prova 3
- Slides sobre protocolo Diretório (Memória compartilhada): coerencia-cache-diretorio (FONTE: Slides Edna Natividade – UFPE) prova 3
Prova 3 dia 18 de Agosto de 2014.